アーキテクチャ

CPU

8ビットのCPUです。1フレームにつき1命令を実行します。

レジスタ

汎用レジスタ（8ビット）

特殊レジスタ

レジスタペア

2つの8ビットレジスタを組み合わせて16ビットの値として扱います。上位バイトが先のレジスタです。

メモリ参照（M）

命令中のオペランド「M」は、HLレジスタペアが指すメモリアドレスの内容を意味します。

フラグレジスタ（F）

演算結果に応じて自動的に更新されるフラグの集合です。条件分岐命令で参照されます。

フラグレジスタのビット配置

ビット:  7   6   5   4   3   2   1   0
        [S] [Z] [0] [AC] [0] [P] [1] [CY]

ビット5と3は常に0、ビット1は常に1です。

メモリ

64KB（65,536バイト）のメモリ空間を持ちます。アドレス範囲は0x0000〜0xFFFFです。

マルチバイトデータはリトルエンディアン（下位バイトが低位アドレス）で格納されます。

起動時の初期状態

起動時、メモリの先頭3バイトには0番地への無限ループが配置されています。

0x0000: 0xC3  (JMP)
0x0001: 0x00  (ジャンプ先 下位バイト)
0x0002: 0x00  (ジャンプ先 上位バイト)

それ以外のアドレスは0x00で初期化されています。

秘密データ

起動時に2バイトの秘密データがメモリ上のランダムな場所に配置されます。

さらに、1行（512バイト）空けた同じ列にその複製が配置されます。

n行目:   ・・・ XXXX ・・・
n+1行目: （空白行）
n+2行目: ・・・ XXXX ・・・

配置位置は起動のたびにランダムに変わります。

秘密データの各バイトの内容はメモリエディタ上では「XX」でマスク表示され、編集もできません。

秘密データ（1つ目）の物理アドレスは、メモリエディタのヘッダー行に16進数4桁で表示されます。

スタック

スタックはメモリ上に確保され、SPレジスタが先頭を指します。スタックは下位アドレス方向に成長します。

• PUSH: SPをデクリメントしてからデータを書き込みます。
• POP: データを読み出してからSPをインクリメントします。

MMU（メモリ管理ユニット）

ページング方式の仮想メモリ機構です。有効時、CPUが発行するアドレスは仮想アドレスとして扱われ、ページテーブルを参照して物理アドレスに変換されます。

無効時は、アドレスがそのまま物理アドレスとして扱われます。

ページング仕様

アドレス変換

仮想アドレスは以下のように分解されます。

仮想アドレス（16ビット）:
  上位8ビット → ページテーブル内インデックス（0〜255）
  下位8ビット → ページ内オフセット（0〜255）

変換手順は以下の通りです。

1. PTBRの上位8ビットをページテーブルの先頭物理アドレスとします（PTBRは物理アドレスを保持するため、MMUによるアドレス変換は行われません）。
2. 先頭アドレス + ページテーブル内インデックス × 2 がPTEのアドレスです。
3. PTEの上位8ビットが物理ページの先頭アドレスです。
4. 物理ページの先頭アドレス + ページ内オフセット が物理アドレスです。

PTEフラグ

PTEの下位8ビットはフラグ領域です。

U/Sビットによるアクセス制御

CPUがユーザーモードで動作しているとき、U/Sビットが0のページ（スーパーバイザーページ）へのアクセスは例外を発生させます。

スーパーバイザーモードでは、U/Sビットに関係なくすべてのページにアクセスできます。

権限違反はページフォルトと同じベクタ番号1で処理されます。ハンドラ内でPFARとPTEを確認することで、ページフォルトと権限違反を区別できます。

ページフォルト

MMU有効時、アドレス変換でPTEのValidビットが0のページにアクセスすると、ページフォルト例外が発生します。

ページフォルトまたはU/S権限違反が発生すると、以下の処理が行われます。

1. PFARにフォルトした仮想アドレスを設定します。
2. レジスタ・フラグ・SPをフォルト命令の実行前の状態に戻します。
3. PCをフォルトした命令の先頭アドレスに戻し、それをスタックにプッシュします。
4. 割り込みを禁止します（INTE=0）。
5. スーパーバイザーモードに切り替えます。
6. ベクタテーブルからハンドラアドレスを取得し、そこへジャンプします。

ページフォルトのベクタ番号は1です。ハンドラの末尾でRET命令を実行すると、フォルトした命令へ戻り、再実行できます。

ベクタテーブル

例外発生時にジャンプするハンドラのアドレスを格納するテーブルです。ベース仮想アドレスはIVTBRレジスタで指定します。

各エントリは2バイト（リトルエンディアン）で、ハンドラの16ビット仮想アドレスを格納します。読み出されたハンドラアドレスはPCに設定され、次の命令フェッチ時にMMUで物理アドレスに変換されます。

I/Oポート

256個のI/Oポート（0x00〜0xFF）を持ちます。IN命令とOUT命令でアクセスします。

割り込み

割り込みの許可・禁止をEI/DI命令で制御できます。割り込み許可フラグ（INTE）は起動時に0（禁止）です。

ページフォルト等の同期例外はINTEの状態に関係なく発生します。例外発生時はINTEが0に設定されます。

外部割り込み（IRQ）

外部デバイスやUIからIRQを発生させることができます。IRQは6本（IRQ#0〜#5）あり、ベクタ番号2〜7に対応します。保留中のIRQはCPUが受け付け可能な状態（INTE=1）になるまで保持されます。

画面上の外部割り込みボタンをクリック（ボタン上でマウスボタンを離した時）すると、IRQ#0が発生します。操作方法の詳細は操作方法を参照してください。

割り込み受付の流れは以下の通りです。

1. INTE=1かつ保留中のIRQがある場合、最小番号のIRQを選択します。
2. スタックプッシュ先のアドレスを事前検証します。ページフォルトが発生した場合はIRQ受付をスキップして通常の命令実行フローへ遷移します（IRQは保留のまま残ります）。検証に成功した場合は、以下の手順（3〜6）に進みます。
3. 現在のPCをスタックにプッシュします（CALL命令と同じ形式）。
4. INTEを0に設定します。
5. スーパーバイザーモードに切り替えます。
6. ベクタテーブルからハンドラアドレスを取得し、PCに設定します。

ハンドラの末尾でEI命令とRET命令を実行することで、次の割り込みを受け付け可能にしつつ、割り込み前のアドレスに戻ります。

HLT命令でCPUが停止中の場合も、INTE=1かつ保留IRQがあればCPUが復帰し、割り込みを受け付けます。ただし、スタック領域のページフォルトが検出された場合はHLT状態を維持します。

ロウハンマーシミュレーション

DRAMのロウハンマー現象をシミュレートする機能です。特定のメモリ行を高速に繰り返しアクセス（ハンマリング）すると、隣接行のビットが1から0へフリップする現象を再現します。これはTrue Cellモデルに基づいており、メモリセルから電荷が漏洩する方向（1→0）のみフリップが発生します。また、フリップは対象ビットの上下の同じ桁のセルが両方とも0（放電状態）の場合にのみ発生します。

この機能はトグルボタンで有効/無効を切り替えられます。CPU停止中のみ操作可能です。

DRAM行モデル

メモリ空間（64KB）を512バイトごとの「行」に分割してモデル化しています。

アドレス空間 (64KB):
  行 0x00: 0x0000 - 0x01FF  (512バイト)
  行 0x01: 0x0200 - 0x03FF
  ...
  行 0x7E: 0xFC00 - 0xFDFF
  行 0x7F: 0xFE00 - 0xFFFF

行番号 = (アドレス >> 9) & 0x7F

ビットフリップの仕組み

メモリの読み書きが行われるたびに、アクセスされた行の隣接行（行番号 - 1 および行番号 + 1）のカウンタが加算されます。実際のDRAMでは行のアクティベーションが隣接行に電気的干渉を与えるため、アクセスされた行自体ではなく隣接行のカウンタを増やします。隣接行のカウンタが閾値に達すると、その行内の対象ビットが1から0へフリップします。ただし、フリップが発生するのは対象ビットが1で、かつその上下の同じ桁のセルが両方とも0の場合のみです。これは、隣接セルが放電状態（0）のときに、対象セルの電荷が漏洩するという実際のDRAMの物理現象を再現しています。

1. メモリアクセスが発生すると、アクセス先の隣接行（行番号 - 1 および行番号 + 1）のカウンタを加算します。
2. 隣接行のカウンタが閾値（デフォルト: 256回）に達すると、その行のビットフリップが発生します。
3. フリップ対象のバイトオフセットとビット位置は、行ごとに複数が予め固定値として決められています。同じ行なら毎回同じビットが対象になります。16進数1桁（4ビット）の中ではフリップしやすいビットは多くて1つです。対象ビットが1で、かつ上下の同じ桁のセルが両方とも0の場合のみクリアされます。これは現実のDRAMにおいて、製造時のばらつきにより行ごとにフリップしやすいビット位置が決まること、およびTrue Cellでは隣接セルが放電状態のときのみ電荷が漏洩することを再現しています。
4. フリップ後、カウンタはリセットされます。

DRAMリフレッシュ

実際のDRAMと同様に、一定間隔で全行のアクセスカウンタがリセットされます。リフレッシュ間隔内にハンマリングが閾値に達しなければ、ビットフリップは発生しません。